Questa Inspect - Vérification formelle automatisée

Analyse séquentielle approfondie sans testbench

Questa Inspect réalise une vérification formelle complète des logiques séquentielles complexes, sans nécessiter la création de testbenches chronophages. Cette approche accélère considérablement les phases de vérification et permet d’identifier des bugs critiques que les méthodes de simulation classiques peuvent laisser passer. 

Contrôles formels automatisés

La solution automatise les principaux contrôles des designs FPGA, couvrant l’initialisation, les problématiques fonctionnelles et l’atteignabilité de la couverture. Les vérifications sont automatiquement synthétisées sous forme d’assertions, simplifiant le processus de validation tout en améliorant la précision des résultats. 

Environnement de débogage facile à utiliser

Grâce à des fenêtres GUI dédiées au débogage, Questa Inspect propose des outils de diagnostic structurel particulièrement efficaces. Les concepteurs visualisent les anomalies en temps réel à travers des vues intuitives de schémas, de formes d’ondes et de code source, accélérant ainsi l’identification et la résolution des problèmes. 

Intégration fluide dans les flux de travail existants

Questa Inspect s’intègre naturellement aux environnements de conception RTL et aux chaînes d’intégration continue, aussi bien pour les projets ASIC que FPGA. Le support des environnements multi-langages, Verilog, SystemVerilog et VHDL, garantit une flexibilité maximale et une adoption rapide dans des processus de développement hétérogènes et industrialisés.

Le graphique met clairement en évidence que le débogage constitue le principal poste de consommation du temps de vérification, représentant 46 % pour les FPGA et 41 % pour les designs ASIC. Ce constat souligne l’importance stratégique d’outils de débogage efficaces tels que Questa Inspect, capables de réduire drastiquement le temps consacré à cette phase critique.
En automatisant et en simplifiant le processus de débogage, les équipes peuvent recentrer leurs efforts sur des activités à plus forte valeur ajoutée, comme le développement des testbenches et la planification des tests, améliorant ainsi significativement la productivité globale et la maîtrise des cycles de vérification.

Questa Inspect identifie des problématiques séquentielles enfouies au cœur des designs, souvent difficiles à déclencher et à détecter via la simulation traditionnelle. Cette capacité garantit la détection précoce des bugs les plus complexes, dès les premières phases du cycle de conception.

Questa Inspect automatise les contrôles formels afin d’identifier des défauts critiques tels que les registres non initialisés, la propagation des X, les boucles combinatoires, les erreurs de machines à états finis (FSM) ou encore la logique inaccessible. Cette approche assure une vérification exhaustive et une couverture robuste, sans intervention manuelle.

La solution propose une interface graphique complète intégrant des fenêtres dédiées aux contrôles, aux formes d’ondes, au code source et aux détails des FSM. Les rapports générés automatiquement simplifient l’analyse et permettent d’identifier et de corriger rapidement les anomalies.

Grâce à son approche push-button, Questa Inspect permet de lancer des vérifications approfondies sans écrire de propriétés ni développer de testbenches. La génération automatique d’assertions réduit drastiquement les tâches manuelles et permet aux concepteurs de se concentrer sur les points critiques du design.

Questa Inspect s’intègre naturellement aux flux de conception existants et prend en charge les environnements multi-langages (Verilog, SystemVerilog, VHDL). Compatible avec les designs RTL et netlist, ainsi qu’avec les environnements d’intégration continue, il constitue une solution idéale pour la vérification formelle des projets ASIC et FPGA.