Questa Prime offre une vérification avancée et automatisée des designs complexes, garantissant une qualité et des performances élevées.
En combinant des technologies de pointe, des méthodologies éprouvées et des bibliothèques riches, Questa Prime simplifie la vérification des projets ASIC et FPGA. La solution s’appuie notamment sur des testbenches SystemVerilog avancés, des capacités de débogage multi-abstractions et multi-langages, ainsi que sur la simulation multi-cœurs pour des performances nettement supérieures.
Grâce à une fermeture de couverture optimisée pour les systèmes complexes, Questa Prime réduit significativement les temps de débogage et améliore la productivité des équipes, tout en offrant jusqu’à dix fois plus de performances que les solutions de vérification traditionnelles.
Pourquoi choisir Questa Prime pour la vérification avancée, évolutive et performante des conceptions ASIC et FPGA ?
Haute productivité
Questa Prime est une solution de vérification de très haut niveau, conçue pour atteindre efficacement la fermeture de couverture sur des systèmes électroniques de grande taille et à forte complexité. Elle permet aux équipes de maîtriser des projets ambitieux sans explosion des cycles de vérification.
Simplicité d’utilisation et débogage accéléré
La solution offre une expérience utilisateur intuitive et un débogage rapide grâce aux assertions natives. Son environnement de débogage unifié prend en charge des vues multi-abstractions et multi-langages, incluant le débogage au niveau transactionnel, pour une analyse fine et contextualisée des comportements du design.
Développement de tests automatisés
Questa Prime génère automatiquement des stimuli constrained-random, réduisant l’effort manuel de création de tests et accélérant significativement les cycles de vérification, tout en améliorant la couverture fonctionnelle.
Testbenches avancés et industrialisés
La solution propose des capacités natives avancées de testbenches SystemVerilog, combinant OVM et UVM au sein d’un environnement de débogage unifié. Cette approche simplifie le développement, la maintenance et le débogage de testbenches complexes, tout en garantissant robustesse et évolutivité des projets de vérification.
La Verification Solution constitue un ensemble complet de technologies, de méthodologies et de bibliothèques dédié aux designs ASIC et FPGA modernes.
Conçue pour accompagner l’industrialisation de la vérification, elle évolue en continu afin de répondre à la complexité croissante des architectures SoC, en offrant des capacités toujours plus avancées en termes de performance, de scalabilité et de couverture.
Conçue pour accompagner l’industrialisation de la vérification, elle évolue en continu afin de répondre à la complexité croissante des architectures SoC, en offrant des capacités toujours plus avancées en termes de performance, de scalabilité et de couverture.
En savoir plus sur la vérification avancée avec Questa Prime
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Les applications critiques pour la sécurité sont omniprésentes. Elles imposent, dans l’ensemble des grands secteurs industriels, un niveau de vérification toujours plus avancé et rigoureux.
Haute performance et capacités avancées pour la vérification FPGA
Le simulateur avancé de Questa Prime dédié à la vérification des designs FPGA offre des performances et des fonctionnalités de tout premier plan sur le marché.
Ces performances exceptionnelles reposent sur des algorithmes SystemVerilog et VHDL hautement optimisés, capables d’accélérer jusqu’à dix fois la simulation RTL en SystemVerilog et d’améliorer significativement les simulations mixtes VHDL/SystemVerilog. La solution garantit également un time-to-next simulation ultra-rapide et une gestion efficace des bibliothèques, assurant des performances élevées et constantes.
La capacité unique de pré-optimiser les designs et de définir finement la visibilité du débogage au niveau bloc permet d’exécuter des campagnes de régression jusqu’à trois fois plus rapidement lors de l’exécution de suites de tests volumineuses.
Pour les projets de grande envergure aux temps d’exécution élevés, Questa Prime propose en complément une option Multi-Core. Celle-ci exploite pleinement les architectures de calcul modernes en partitionnant le design pour une exécution parallèle sur plusieurs CPU ou machines, via des modes de partitionnement automatiques ou manuels.
Enfin, pour une accélération maximale, Questa prend en charge TBX, le lien transactionnel le plus performant de la plateforme Veloce. Cette technologie permet d’atteindre jusqu’à 100× d’accélération, tout en conservant une visibilité complète sur le débogage et les testbenches, un atout majeur pour les environnements de vérification avancés et critiques.
Ces performances exceptionnelles reposent sur des algorithmes SystemVerilog et VHDL hautement optimisés, capables d’accélérer jusqu’à dix fois la simulation RTL en SystemVerilog et d’améliorer significativement les simulations mixtes VHDL/SystemVerilog. La solution garantit également un time-to-next simulation ultra-rapide et une gestion efficace des bibliothèques, assurant des performances élevées et constantes.
La capacité unique de pré-optimiser les designs et de définir finement la visibilité du débogage au niveau bloc permet d’exécuter des campagnes de régression jusqu’à trois fois plus rapidement lors de l’exécution de suites de tests volumineuses.
Pour les projets de grande envergure aux temps d’exécution élevés, Questa Prime propose en complément une option Multi-Core. Celle-ci exploite pleinement les architectures de calcul modernes en partitionnant le design pour une exécution parallèle sur plusieurs CPU ou machines, via des modes de partitionnement automatiques ou manuels.
Enfin, pour une accélération maximale, Questa prend en charge TBX, le lien transactionnel le plus performant de la plateforme Veloce. Cette technologie permet d’atteindre jusqu’à 100× d’accélération, tout en conservant une visibilité complète sur le débogage et les testbenches, un atout majeur pour les environnements de vérification avancés et critiques.
« Questa Prime offre une simulation haute performance et une fermeture de couverture efficace, améliorant ainsi la qualité et la productivité des conceptions ASIC et FPGA. »
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