Questa Prime offre una verifica avanzata e automatizzata per progetti complessi, garantendo qualità e prestazioni elevate.
Con una combinazione di tecnologie, metodologie e librerie avanzate, Questa Prime semplifica la verifica di progetti ASIC e FPGA, grazie a funzionalità come testbench SystemVerilog avanzati, debug multi-astrazione e multi-lingua, e simulazione multi-core per una velocità superiore. Supporta la coverage closure per sistemi complessi, riducendo i tempi di debug e migliorando la produttività, il tutto con prestazioni fino a 10 volte superiori rispetto alle soluzioni tradizionali.
Perché scegliere Questa Prime per una verifica avanzata, scalabile e ad alte prestazioni di progetti ASIC e FPGA?
Alta produttività
Una soluzione estremamente avanzata per la verifica che comprende la coverage closure di sistemi elettronici grandi e complessi.
Facile da usare
Garantisce facilità d’uso, tempo di debug rapido attraverso le asserzioni native e un ambiente di debug completo di funzioni multi-astrazione e multi-lingua, incluso il debug a livello di transazione.
Sviluppo di test automatizzati
Generazione di stimoli constrained-random per automatizzare lo sviluppo di test.
Testbenches avanzati
Funzionalità di testbench SystemVerilog avanzate native, con OVM e UVM combinati in una funzione di debug unica, per facilitare lo sviluppo e il debug di testbench avanzati.
La soluzione di verifica Questa è una raccolta di tecnologie, metodologie e librerie per i moderni progetti ASIC e FPGA. Questa continua ad evolversi in risposta alla crescente complessità dei progetti SoC.
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Le applicazioni critiche per la sicurezza sono ovunque. Esse comportano la necessità di una verifica più avanzata in tutti i principali settori industriali.
Elevate prestazioni e capacità nella verifica dei progetti FPGA
Il simulatore avanzato di Questa Prime per la verifica dei progetti FPGA garantisce le migliori prestazioni e funzionalità nel settore.
Le prestazioni e le capacità di Questa Prime sono dovute ai potenti algoritmi di SystemVerilog e VHDL, che migliorano fino a 10 volte le prestazioni della simulazione RTL di SystemVerilog, e quelle miste VHDL/SystemVerilog.
Questa supporta anche una simulazione time-to-next molto rapida e un'efficace gestione delle librerie, con garanzia di alti livelli prestazionali. La capacità esclusiva di pre-ottimizzare e definire la visibilità del debug blocco su blocco, consente una regressione fino a 3X durante l'esecuzione di un'ampia suite di test.
Per aumentare le prestazioni di simulazione per progetti di grandi dimensioni con lunghi tempi di simulazione, Questa ha anche un'opzione Multi-Core. Questa Multi-Core sfrutta i moderni sistemi di calcolo partizionando il progetto per eseguirlo in parallelo su più CPU o computer, usando sia partizioni automatiche che manuali.
Per ottenere prestazioni ancora migliori, Questa supporta TBX, il collegamento (a livello di transazione) più performante della piattaforma Veloce, che consente un aumento 100X delle prestazioni con visibilità di debug e testbench comuni.
"Questa Prime offre una simulazione ad alte prestazioni e una coverage closure efficace, migliorando qualità e produttività nei progetti ASIC e FPGA."
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